entity controller is
port (
        xxx_special  : out    std_logic;
        nirq         : inout  std_logic;
        ...



...
architecture simple of controller is
begin
...

    nirq        <= '0'  when (gen_irq='1') else 'Z';  
    --     nirq ne peut prendre que les valeurs 0 et 'Z'


    xxx_special <= nirq;
    ------ lecture de l'entrée nirq pour que le synthetiseur
    ------ conserve un INOUT
...
end simple;